ハードウェアの気になるあれこれ

技術的に興味のあることを調べて書いてくブログ。主にハードウェアがネタ。

2018-01-01から1年間の記事一覧

Chisel用のjupyter-notebook環境構築 on Windows10

Chisel

現在絶賛Chiselの勉強中で、そのためにChisel-Bootcampというものを使って文法を学んできた。 これまでは自宅のデスクトップPCで作業をしており、そちらはWindowsとLinux（Ubuntu16.04LTS）のデュアルブートになっているため、通常こういった開発系の作業はU…

Ultra96向けのBSPを使ったPetaLinuxのビルド

FPGA Zynq Linux Ultra96

前回のUltra96ネタでは、ボードのチュートリアルを一通り試してみて、付属のマイクロSDの環境やVivado＆SDKを使うことで基本的な開発を行うことが出来る感触を得た。 今回はせっかくのZynqボードなので、PS領域のブートローダーやLinux環境を構築して、マイ…

Chisel Bootcamp - 幕間（7） - カウンタ（Counter）

Chisel Verilog-HDL

前回のChiselの記事では標準ライブラリに含まれているマルチプレクサに関するブロック(PriorityMux/Mux1H)を紹介した。 今日は幕間で紹介されているChiselのライブラリとしては最後になる`Counter`について見ていく。

AvnetのUltra96を買ってみた

FPGA Zynq Vivado

勢いでAvnet Ultra96ボードを購入してみた。 せっかくなのでチュートリアルを一通り試して、どんなもんかね？というのをまとめてアドベントカレンダーのネタにしてみたもの。

Chisel Bootcamp - 幕間（6） - マルチプレクサ（PriorityMuxとMux1H)

Chisel Scala Verilog-HDL

前回の記事ではChiselの標準ライブラリに含まれているOneHotエンコードに関するブロックを紹介した。 今日はChiselのライブラリに用意されている2つのマルチプレクサについて見ていく。

Chisel Bootcamp - 幕間（5） - OneHotなデータを扱うライブラリ(UIntToOHとOHToUInt)

Chisel Scala Verilog-HDL

前回の記事ではChiselの標準ライブラリに含まれているビット単位の操作を行うブロックをを紹介した。 今日はChiselからOneHotエンコードのユーティリティを勉強していく。

Chisel Bootcamp - 幕間（4） - PopCountとReverse

Chisel Scala Verilog-HDL

前回の記事ではChiselの標準ライブラリから`Arbiter`を紹介した。 今日も引き続きChiselの標準ライブラリを紹介していく。今日はChiselのユーティリティブロックからいくつかのモジュールを勉強する。

Chisel Bootcamp - 幕間（3） - ChiselのArbiter

Chisel Scala Verilog-HDL

前回の記事ではChiselの標準ライブラリからQueueを紹介した。 今日も引き続きChiselの標準ライブラリを紹介していく。今日はChiselのアービターだ。

Chisel Bootcamp - 幕間（2） - ChiselのQueue

Chisel Scala Verilog-HDL

前回の記事ではChisel BootcampはModule3.2のと3.3の幕間の章に入り、Chiselの標準ライブラリの紹介の導入としてDecoupledIOについてを学習した。 今日も引き続きChiselの標準ライブラリを紹介していく。今日はChiselの`Queue`だ。

Chisel Bootcamp - 幕間（1） - ChiselのAPI - Decoupled

Chisel Scala Verilog-HDL

前回の記事ではChisel Bootcamp]はModule3.2の練習問題でRISC-VのISA向けのレジスタファイルを作成した。 今日はModule3.2とModule3.3の間にある幕間の章でChiselの標準ライブラリについて紹介していく。最初はDecoupledIOから。

Chisel Bootcamp - Module3.2（6） - 練習問題：Vecを使ったRISC-Vのレジスタファイル

Chisel RISC-V Scala System Verilog Verilog-HDL Vivado

前回の記事ではChisel BootcampはChiselのコレクション型である`Vec`について調べた。 今日はModule3.2の締めくくりとして練習問題を見ていく。

Chisel Bootcamp - Module3.2（5） - Chiselのコレクション型"Vec"

Chisel Scala Verilog-HDL

前回の記事ではChisel BootcampはChiselで作成した4-tapのFIRフィルタ・ジェネレータをN-tap版FIRフィルタ・ジェネレータに変換する最後のフェイズとしてN-tap版のFIRフィルタ・ジェネレータのテストを作成した。 前回の終わりに書いたとおり、今日の記事で…

Chisel Bootcamp - Module3.2（4） - N-tap版FIRフィルタ・ジェネレータに対応したテストの実装

Chisel Scala System Verilog Verilog-HDL

前回の記事ではChisel BootcampはModule3.2の続きでModule2で扱った4-tapのFIRフィルタ・ジェネレータをN-tap対応版に変更していった。 今回は一連の変更作業の最後のフェイズでN-tap版FIRフィルタ・ジェネレータに対応したChiselのテストを作成していく。

Chisel Bootcamp - Module3.2（3） - N-tap版FIRフィルタ・ジェネレータの作成

Chisel SCR1 Verilog-HDL

前回の記事ではChisel BootcampはModule3.2にの続きでScalaのFIRフィルタのリファレンスモデルをテストし、確認したモデルをChiselのテスト回路に組み込んでいった。 今回は作成したChiselモジュール用のテスト回路を使って4tap固定のFIRフィルタジェネレー…

Chisel Bootcamp - Module3.2（2） - N-tap版FIRフィルタモデルを使ったChiselのテスト回路実装

Chisel Scala

前回の記事ではChisel BootcampではModule3.2に入り、Scalaのコレクション型を使ったFIRフィルタのリファレンスデザインを実装した。 今回も引き続きModule3.2を見て行くが、今日はScalaで実装したFIRフィルタのテストを行い、リファレンスモデルとしての確…

Chisel Bootcamp - Module3.2（1） - Scalaのコレクション型（SeqとList）

Chisel Scala

前回の記事ではChisel BootcampではやっとModule3.1が終わりになった。 今回からはModule3.2に入り、Scalaのコレクション型を使ってChiselのジェネレータを書く方法を学んでいく。

Chisel Bootcamp - Module3.1（7） - case classを使ったステートマシン・ジェネレータ

Chisel Scala

前回の記事ではChisel Bootcampの引き続きModule3.1の学習を進め、Scalaの機能`implicit`とそれをChiselに応用した例を学んだ。 Module3.1も7回目で、今日でついに終わりとなる。Module3.1の最後としてジェネレータの例を紹介する。

Chisel Bootcamp - Module3.1（6） - ScalaのキーワードimplicitとChiselへの応用

Chisel Scala

前回の記事ではChisel Bootcampの引き続きModule3.1ｎ学習を進め、Moduleクラスの引数を使って作成するモジュールクラスのI/O宣言部分をオプション化する方法を勉強した。 今日も引き続きModule3.1を見ていく。今日は他の言語ではあまり例をみないScalaの機…

Chisel Bootcamp - Module3.1（5） - オプション付きのI/Oポート宣言

Chisel Scala Verilog-HDL

前回の記事ではChisel BootcampのModule3.1でScalaの文法である`Match`文の復習とそれをChiselに適用するとどうなるかということについてを見ていった。 今日も引き続きModule3.1を見ていく。今日はオプション付きのIO宣言についてだ。

Chisel Bootcamp - Module3.1（4） - match文のChiselのモジュールへの適用

Chisel Scala

前回の記事ではChisel BootcampのModule3.1でパラメタライズの際に指定できるオプションとデフォルト引数を見ていった。 今日も引き続きModule3.1を見ていく。今日はScalaの文法である`match`文とそれをChiselに適用するとどうなるかということについて勉強…

Chisel Bootcamp - Module3.1（3） - デフォルト引数とOptionクラス

Chisel Scala Verilog-HDL

前回の記事ではChisel BootcampのModule3.1のパラメタライズの２つ目の例について見ていった。 今日も引き続きModule3.1を見ていく。今日はパラメタライズの際に指定できるオプションとデフォルト引数についてだ。

Chisel Bootcamp - Module3.1（2） - パラメータを使った論理の変更

Chisel Scala Verilog-HDL

前回の記事ではChisel BootcampのModule3.1に入り、パラメタライズとエラボレーション時のアサーションである`require`について勉強した。 今日も引き続きModule3.1を見ていく。今日はModule2.3で扱ったsortモジュール、再びだ！！

Chisel Bootcamp - Module3.1（1） - パラメタライズを使ったジェネレータ

Chisel Scala Verilog-HDL

前回の記事ではChisel BootcampのModule2.5でFIRフィルタのジェネレータの実装について勉強した。 Module2.5の残りのトピックがあるのだが、一旦後回しにして今回からModule3.1に入っていく。 Module3からはジェネレータについてより深く学んでいくことにな…

Chisel Bootcamp - Module2.5 （2） - FIRフィルタ・ジェネレータ

Chisel Scala Verilog-HDL

前回の記事ではChisel BootcampのModule2.5の最初の練習問題であるChiselを使ったFIRフィルタの設計を行った。 今回もMoudle2.5の続きで、前回のFIRフィルタを生成するジェネレータを作っていく。 なお前回の終わりにも書いたし、こんなgithubのIssueも見つ…

Chisel Bootcamp - Module2.5 （1） - Chiselで書くFIRフィルタ

Chisel Scala

前回の記事ではChisel BootcampのModule2.4の学習を終えた。 今回はModule2.5の練習問題に取り組んでいく。

Chisel Bootcamp - Module2.4 （3） - マルチクロック＆マルチリセット

Chisel Scala Verilog-HDL

前回の記事ではChisel BootcampのModule2.4で学んだレジスタを使ったフロー制御を学んだ。 www.tech-diningyo.info 今回はModule2.4の残りである練習問題に取り組んでいく。 Module 2.4: 順序回路 練習問題 練習問題：シフトレジスタ 練習問題：パラメタライ…

Chisel Bootcamp - Module2.4 （2） - レジスタを使ったフロー制御

Chisel Scala Verilog-HDL

前回の記事ではChisel BootcampのModule2.4に入り、レジスタについてを学んだ。 今回はレジスタを使ったフロー制御を見ていく。

Chisel Bootcamp - Module2.4 （1） - レジスタ

Chisel Scala Verilog-HDL

前回の記事でChisel BootcampのModule2.3の学習が全て終了した。 今回は更に学習を進めてModule2.4に入っていく。 いよいよ「順序回路」だ！

Chisel Bootcamp - Module2.3 （3） - フロー制御(練習問題)

Chisel Scala

前回の記事でChisel BootcampのModule2.3の学習自体が終わったところまで進んだ。 今回はModule2.3の練習問題に取り組んでいく。

Chisel Bootcamp - Module2.3 （2） - フロー制御(Wire)

Chisel Scala Verilog-HDL

前回の記事でChisel BootcampのModule2.3に入りChisel`when`/`elsewhen`/`otherwise`について勉強した。 今日からは引き続きModule2.3を進めていくが、今日扱うのChiselの`Wire`についてだ。