Chiselの文法 - 入門編〜その3：Chiselのハードウェアの要素〜

Chisel Verilog-HDL

前回の続きでChiselの文法入門編その3。前回の冒頭に書いたChiselにおける3つ目の要素であるChiselのハードウェアの要素について見ていきます。

Chiselの文法 - 入門編〜その2：Scala/Chiselの基本的なデータ型〜

Chisel Scala

前回の続きでChiselの文法入門編その２自分の理解ではChiselでハードウェアを実装する場合に、以下の３つの要素についての区別を理解する必要があると思っています。 1. Scalaの型 1. Chiselの型 1. Ciiselのハードウェアの要素これは言い換えると、以下の…

Chisel

前回はGW中に作ったRISC-Vの紹介をしてみましたが、その記事ではそのRISC-Vプロセッサの概要と作った所感についてをまとめただけでした。まず最初の目標としていたのがこの取り組みだったため、ひとまず最初の目標は達成したというところ言う感じです。そ…

Chisel FPGA RISC-V SCR1 Ultra96 Verilog-HDL Vivado Zynq

今年のGWの自分宿題としてものすごく簡単なRISC-Vを作っていました。ツイッター見てる方はご覧になってたかもしれませんが、GW中に一応riscv-tests位ならPASSするものが出来ています。今回はその後にVivadoで合成してみた結果も取ることが出来たのでそれも…

C

唐突にC言語のネタというのも最終的にCで書くことになるから、最初からCで書いとくか、、、、と言う話になって、そこでハマったから(T_T) C言語力が足りない(T_T)

Chisel Verilog-HDL

今回は最近進めていたRISC-Vの実装の際にBundleの使い方でハマったのでそれについての話を Bundleのおさらい基本的な使い方 BundleのインスタンスでRegを作る本題：自分で作ったBundleでRegを作ったらハマったテストコードを作って確認 RTLはどうなってる…

Chisel Verilog-HDL

今回もChiselのMemについての話。元ネタは自分の以下のツイート。因みにこの先は全部一緒でVecを入れ子にすれば、、、後はわかるな？？— diningyo (@diningyo) 2019年4月30日おそらくお察し頂けたとは思うが、3次元のメモリを作る場合についてまとめてお…

Chisel Verilog-HDL

令和になって最初の投稿。ほんとは昨日上げたかったんだけど。。いずれにしても読んでくれてる方は引き続きどうぞよろしくですm(_ _)m 前回の記事の終わりに以下のようなこと書いた。 MemBaseにマスク付きのライトタスクが用意されているので、ひょっとする…