Chiselで簡単なRISC-Vを作った話

Chisel FPGA RISC-V SCR1 Ultra96 Verilog-HDL Vivado Zynq

今年のGWの自分宿題としてものすごく簡単なRISC-Vを作っていました。ツイッター見てる方はご覧になってたかもしれませんが、GW中に一応riscv-tests位ならPASSするものが出来ています。今回はその後にVivadoで合成してみた結果も取ることが出来たのでそれも…

2019-01-12

Ultra96向けのBSP＆PetaLinuxで作ったrootfsへの差し替え

Ultra96 Zynq Vivado Linux FPGA

前回のUltra96ネタではUltra96用のBSPとPetaLinuxを使って自前でビルドしたBOOT.BINを使ってボード上にbitファイルを読み込み、Linux側からアクセスが可能なことを確認した。 www.tech-diningyo.info 次はドライバでも、、と書いたのだが、前回は少しサボっ…

2018-12-24

AvnetのUltra96を買ってみた

FPGA Zynq Vivado

勢いでAvnet Ultra96ボードを購入してみた。せっかくなのでチュートリアルを一通り試して、どんなもんかね？というのをまとめてアドベントカレンダーのネタにしてみたもの。

2018-12-02

Chisel Bootcamp - Module3.2（6） - 練習問題：Vecを使ったRISC-Vのレジスタファイル

Chisel RISC-V Scala System Verilog Verilog-HDL Vivado

前回の記事ではChisel BootcampはChiselのコレクション型である`Vec`について調べた。今日はModule3.2の締めくくりとして練習問題を見ていく。

2018-09-22

RISC-Vの実装の１つ - SCR1の解析 - シミュレーション環境の疑問点の確認（２）

SCR1 RISC-V Vivado

前回のSCR1ネタではVivadoシミュレータを使用した際に`$readmemh`がうまく行かない問題を解析していった。今回はもうひとつ残っているシミュレーションが正常に終わらない問題について解析していく。

2018-09-17

RISC-Vの実装の１つ - SCR1の解析 - シミュレーション環境の疑問点の確認（１）

SCR1 Vivado Verilog-HDL System Verilog

前回のSCR1ネタ最後に以下のように書いた。ここまでに記載したようにとりあえず...の対策をいくつか施して動かした部分もあるし、実はこのシミュレーションも正常に終わってなかったりしているので、引き続きもう少しシミュレーション環境の調査を行ってい…

2018-09-05

RISC-Vの実装の１つ - SCR1の解析 - riscv-testsの実行

RISC-V SCR1 Vivado

前回のSCR1の記事ではriscv-toolsのビルドを行い、spikeを使ってRISC-Vのバイナリの実行が可能なことを確認した。 tech-diningyo.hatenablog.com 今回はビルドしたRISC-V用のtoolchainを使ってriscv-testsをSCR1向けにビルドしVivadoのシミュレータでシミュ…