Chiselで作ったRISC-VとUARTをArty 35Tで動かしてみた

Chisel FPGA RISC-V

今回は作ってたRISC-V（dirv）とUARTを接続した簡単なシステムがFPGAで動いたので、その結果について簡単にまとめておきたいと思う。

2019-08-26

riscv-toolsリポジトリのデータでRV32Iのビルド環境を作りなおした話

RISC-V

RISC-Vのビルド環境を作りなおす必要が出てきたので、せっかくだから最新のriscv-toolsのリポジトリの環境を使って作りなおすことにした。今回はその際に幾つか躓いた部分があったのでそれについてまとめておく。 crosstool-ngを使ったRISC-Vのコンパイラの…

2019-05-19

Chiselで簡単なRISC-Vを作った話

Chisel FPGA RISC-V SCR1 Ultra96 Verilog-HDL Vivado Zynq

今年のGWの自分宿題としてものすごく簡単なRISC-Vを作っていました。ツイッター見てる方はご覧になってたかもしれませんが、GW中に一応riscv-tests位ならPASSするものが出来ています。今回はその後にVivadoで合成してみた結果も取ることが出来たのでそれも…

2019-01-14

riscv-sodorをintelliJ IDEAで解析する環境を整えた話

Chisel RISC-V sbt Scala

前回のChiselネタではVCD波形の確認に使うGTKWaveのビルドについてをまとめた。 www.tech-diningyo.info 今回はChisel-bootcampの傍らで確認を始めているRISC-Vの実装の一つsodorの実行＆解析環境を作る際にIntelliJ IDEAとsbtの扱いでハマった話を備忘のた…

2018-12-02

Chisel Bootcamp - Module3.2（6） - 練習問題：Vecを使ったRISC-Vのレジスタファイル

Chisel RISC-V Scala System Verilog Verilog-HDL Vivado

前回の記事ではChisel BootcampはChiselのコレクション型である`Vec`について調べた。今日はModule3.2の締めくくりとして練習問題を見ていく。

2018-09-24

SCR1の解析 - ecall命令の処理とriscv-testsの終了条件の確認

RISC-V SCR1

昨日の記事の結びで以下のように書いた。 > ということは`ecall`命令がうまく処理されていないことになるが、そもそも`ecall`命令って何？？な状態なので次回は`ecall`命令の中身を把握するところからやっていきたい。 [https://www.tech-diningyo.info/entr…

2018-09-23

SCR1の解析 - riscv-tests処理内容の確認

RISC-V SCR1

昨日の記事でVivadoシミュレータ上で実行した[riscv-testsのaddiテスト](https://github.com/riscv/riscv-tests/blob/master/isa/rv64ui/addi.S)が正常に終了しない件についての調査を行い、テストベンチ上の`$finish`に辿り着く条件を満たしていないことが…

2018-09-22

RISC-Vの実装の１つ - SCR1の解析 - シミュレーション環境の疑問点の確認（２）

SCR1 RISC-V Vivado

前回のSCR1ネタではVivadoシミュレータを使用した際に`$readmemh`がうまく行かない問題を解析していった。今回はもうひとつ残っているシミュレーションが正常に終わらない問題について解析していく。

2018-09-05

RISC-Vの実装の１つ - SCR1の解析 - riscv-testsの実行

RISC-V SCR1 Vivado

前回のSCR1の記事ではriscv-toolsのビルドを行い、spikeを使ってRISC-Vのバイナリの実行が可能なことを確認した。 tech-diningyo.hatenablog.com 今回はビルドしたRISC-V用のtoolchainを使ってriscv-testsをSCR1向けにビルドしVivadoのシミュレータでシミュ…