ハードウェアの気になるあれこれ

技術的に興味のあることを調べて書いてくブログ。主にハードウェアがネタ。

「Chiselクイックリファレンス」書きました

長らくお休みしてましたが、やっと落ち着いたのでブログも再開。 今回はとりあえずお知らせネタを。 Chiselクイックリファレンス 中身 今後の予定

ChiselのBoringUtilsの使い方を確認

ChiselのBorringUtilsについての確認を行ったので、メモ書き。

2020年の抱負的なアレ

新年明けましたね、おめでとうございます! 新年なので、今年何をしたいかとざっくりと書いておこうと思います。いわゆる年始のポエム的なやーつです。

2019年振り返ってみる

去年は始めたばかりということもありやりませんでしたが、大晦日なので今年のまとめを。

BlackBoxで参照してたRTLのバグでハマった話

通常運行に戻って、Chiselネタを。 今回はこのつぶやきの話。 なーーーーーーーーーーーーんか、おかしいんだよなーーーーーって、思いながらも動いてるからいっか!!ってなって部分があったんだけど。。。。。読み込んでるBlackBoxのメモリ推定記述のFF推…

技書博2にChisel本を出してきました

もう終了して1週間以上経ちましたが、、、、とりあえずまとめを。。。 何をって、前回のブログで宣伝した技書博2の話。 今回は、技術ネタ無し!! 執筆編 申し込み(8月) 申し込んだはいいものの(9月くらい) さあ、ぼちぼち書くかー(10月) やばいわー…

define入りBlackBoxをChisel+Verilatorでシミュレーションする方法

しばらくブログの更新が滞っていました。。。。twitterを見てる方がいらっしゃいましたら、理由はお察しと思います。。 この一月くらいはひたすら本を書いていました↓。 ということで、宣伝を。 12/14に開催される第二回技術書同人誌博覧会が開催されます。 …

Rocket ChipのGeneratorのソースの解析メモ(10) - サンプルに沿ってPWMモジュールをTileLinkバスに追加してみる(4)

「Rocket Chipに自分のモジュールを追加してみる」の4回目&一旦ここまででお終い。 firesimのデータをそのままRocket Chipに持って行ってもエラーが出てビルドできなかったので、Rocket Chip上でビルドするにあたって行った修正についてをまとめておく。

Rocket ChipのGeneratorのソースの解析メモ(9) - サンプルに沿ってPWMモジュールをTileLinkバスに追加してみる(3)

随分間が空いたけど「Rocket Chipに自分のモジュールを追加してみる」の3回目。 残りの2つは短いので今回でまとめて扱う。

Rocket ChipのGeneratorのソースの解析メモ(8) - サンプルに沿ってPWMモジュールをTileLinkバスに追加してみる(2)

随分間が空いたけど「Rocket Chipに自分のモジュールを追加してみる」の2回目。 今回は前回作成したPWMモジュールを組み込むRocket Chipとしてのシステムのトップモジュール部分を見ていく。

Chisel3.2.0が出たので変更点を確認する(2)

前回の続きでChisel3.2.0の気になる機能を使ってみる、の第2回目。

Chisel3.2.0が出たので変更点を確認する(1)

Chiselのtwitterをフォローしている人はご存知と思いますが、先日ついにChiselの3.2.0のリリースが公式にアナウンスされました! ということで今回はRC1/RC2/3.2.0のリリースノートから気になる機能をピックアップして確認しておこうと思います。

GitLab Runnerを使ったChiselの自動テスト環境の構築

技書博向けの作業において、サンプルコードの自動テスト環境を作りたいなーと考えていて、それを構築するにはGitLabとGitLab Runnerを使用するのが良さそうに見えたので試してみた。

ChiselのBlackboxで複数のファイルから構成されるVerilog-HDLのモジュールを読み込む

ふと気になったのでChiselのBlackboxで複数のファイルから構成されたVerilogのRTLを指定できるのかを試してみた。 Blackboxのおさらい Blackboxで指定するモジュールが複数のファイルで構成される場合

Github Actionsを使ってChiselの自動テスト環境を構築

Github Actionsが使えるようになったので、ChiselのCI環境を構築できないかを試してみる。

Chiselで作ったRISC-VとUARTをArty 35Tで動かしてみた

今回は作ってたRISC-V(dirv)とUARTを接続した簡単なシステムがFPGAで動いたので、その結果について簡単にまとめておきたいと思う。

desiredNameを使ったChiselのモジュール名の変更

Chiselのモジュール名は通常宣言したクラス名がそのまま使用されるのだが、これだと問題起こりそうなケースってあるよな、、、って思っていた。 そこで今回はこれに関する解決方法が無いかを調査したので紹介したい。

GithubのGPG keysの設定を試した話

唐突にgithubのGPG keysの設定を行ってみたのでそれの手順をメモ。

MultiIOModuleを使ったデバッグ用ポートについての作成

今回はデバッグ用にポートを作る場合の方法について、今の時点の知識で考えなおしてみた。

Chiselのモジュールのテスト時に出くわした分かりにくかったエラー

今日はChiselで実装したモジュールをテストしていて出くわした、わかりにくかったエラーについて解析した際のメモを。

Rocket ChipのGeneratorのソースの解析メモ(7) - サンプルに沿ってPWMモジュールをTileLinkバスに追加してみる(1)

なんとなく内部構造も見えてきたので、ここらでRocket Chipにモジュールを追加する例題を追っていった際のメモ書き。 長くなりそうなので、適宜分割予定(Maxで5回、、かな)。最初にお断りしておきますが、まだ理解があやふやなのです。 ご承知おきください…

ChiselのMultiIOModuleを使ったポートのカスタマイズ

Rocket Chipの記事で以下のように書いたのを試してみたという記事。 あとRocketChipで使われているMultiIOModuleについても少し気になることがあるので、それは別途紹介する予定。 LazyModuleImp MultiIOModule 簡単な例 Rocket Chipの実装から出来そうなこ…

ChiselのDecoupledIOの使い方を考えなおした話

ChiselのQueueを使って設計をしていて、少し考えたことがあったので今日はそれについて。 ただ単にDecoupledIOをどう使うか、、、という話。 Queueの実装例 IOの形を書き換えてみる 継承してスッキリ コンパニオンオブジェクト版

Rocket ChipのGeneratorのソースの解析メモ(6) - ExampleRocketSystemのIOポート

前回はとりあえずLazyModuleを使った最小のモジュールを作ってみる、という話をまとめた。 その際に以下の要素があればLazyModuleを使ったモジュールを作れるということがわかった。 Parametersから派生したモジュールのパラメータクラス LazyModuleから派生…

riscv-toolsリポジトリのデータでRV32Iのビルド環境を作りなおした話

RISC-Vのビルド環境を作りなおす必要が出てきたので、せっかくだから最新のriscv-toolsのリポジトリの環境を使って作りなおすことにした。 今回はその際に幾つか躓いた部分があったのでそれについてまとめておく。 crosstool-ngを使ったRISC-Vのコンパイラの…

Chiselのユーティリティ - log2Up / log2Down / log2Ceil / log2Floorについて

Twitterでつぶやいてた以下のスレッドに書いてたやつをまとめてみた話。 ある数字Nが表せる状態数のビット幅を取得するとき→log2Ceil(N)その数字Nを表現するために必要なビット数を取得するとき→log2Ceil(N+1)を使えってソースに書いてあった!(ランダム試…

Rocket ChipのGeneratorのソースの解析メモ(5) - LazyModuleを使った最小??のモジュールを作る

Rocket Chipの解析の話の5回目。 今日はソースコードの解析の傍らで行っていたLazyModuleの使い方を探っていた結果についてを少し。 LazyModule LazyModuleを使った最小??のモジュール

Rocket ChipのGeneratorのソースの解析メモ(4) - Config、Parameters、Field

Rocket Chipの解析の話の4回目。 今回は"make"に渡す引数の一つDefaultConfigの中身でああるConfigやParametersについて。 この辺の話はすでにmsyksphinzさんのFPGA開発日記で解説してくれているけど、解析の関係上で扱っておくべきだと思うのでざっと見てい…

Chiselのテストでshould be (true)付けてなくてプチハマりした

今作り直してるオレオレRISC-V(dirv)の対向に接続するメモリモデルがバグってるので、バグ再現パターンを起こしてシミュレーションを行っていた。その際に出くわした「いや、当たり前でしょ」な話をメモ書き程度に残しておく。ScalaTest使ってる人は多分タイ…

Chisel3.2-SNAPSHOTを試した時に遭遇したエラー

もうそこそこ経ってはいるがChiselの3.2-SNAPSHOTがgithubのリリースに上がっている。今回はそれを使うにあたって遭遇したエラーについて。 Chsiel-3.2のSNAPSHOTが公開された ImplicitModuleが、、、消えた?? おまけ ~ 他のプロジェクトでもアップデート…