Chisel3.4.0のリリースノートを確認した（4） - verificationオブジェクト

3.4.0 System Verilog assertion

Chisel3.4.0の変更点確認の4回目。今回は#1499で追加された`verification`オブジェクトについて。

Chiselの文法 - 入門編〜その9：I/Oポートのパラメタライズ〜

Chisel Scala System Verilog

Chiselの文法入門の続きで今回は第9回目前回の終わりに書いたとおり、I/Oポートのパラメタライズについてとは言いながら、I/O以外の例も示そうと思います。 Chisel入門編〜その9：回路のI/Oポートのパラメタライズ〜 I/Oのパラメタライズパラメタライズし…

Chisel Scala Verilog-HDL System Verilog

Chiselの文法入門の続きで今回は第8回目前回までの記事でChiselの基本的な要素についての解説を一通り終えました。今回からはChiselを使って論理回路を設計する際のメリットである回路のパラメタライズについての基本的な部分を紹介していきます。 Chisel…

Chisel SCR1 System Verilog Verilog-HDL

今回はふとChiselで2次元のメモリは作れるのか？？と思ったので試してみたのでそれをまとめてみようと思う Chiselで2次元のメモリ試してみたことその１～Mem in Mem～試してみたことその２～じゃあBundleでくるんでみよう～試してみたことその３～それな…

Chisel RISC-V Scala System Verilog Verilog-HDL Vivado

前回の記事ではChisel BootcampはChiselのコレクション型である`Vec`について調べた。今日はModule3.2の締めくくりとして練習問題を見ていく。

Chisel Scala System Verilog Verilog-HDL

前回の記事ではChisel BootcampはModule3.2の続きでModule2で扱った4-tapのFIRフィルタ・ジェネレータをN-tap対応版に変更していった。今回は一連の変更作業の最後のフェイズでN-tap版FIRフィルタ・ジェネレータに対応したChiselのテストを作成していく。

SCR1 Vivado Verilog-HDL System Verilog

前回のSCR1ネタ最後に以下のように書いた。ここまでに記載したようにとりあえず...の対策をいくつか施して動かした部分もあるし、実はこのシミュレーションも正常に終わってなかったりしているので、引き続きもう少しシミュレーション環境の調査を行ってい…