BlackBoxで参照してたRTLのバグでハマった話

Chisel Verilog-HDL

通常運行に戻って、Chiselネタを。今回はこのつぶやきの話。なーーーーーーーーーーーーんか、おかしいんだよなーーーーーって、思いながらも動いてるからいっか！！ってなって部分があったんだけど。。。。。読み込んでるBlackBoxのメモリ推定記述のFF推…

2019-06-23

Chiselの文法 - 入門編〜その10：Chiselのテスト機構〜

Chisel Scala Verilog-HDL

Chiselの文法入門の続きで今回は第10回目＆最後前回の終わりに書いたとおり、Chiselのテストの仕組みについてを解説します。 Chisel入門編〜その10：Chiselのテスト機構〜 PeekPokeTesterを使ったテスト用クラスの作成 PeekPokeTesterのテスト用メソッド Dr…

2019-06-09

Chiselの文法 - 入門編〜その8：回路のビット幅のパラメタライズとrequire〜

Chisel Scala Verilog-HDL System Verilog

Chiselの文法入門の続きで今回は第8回目前回までの記事でChiselの基本的な要素についての解説を一通り終えました。今回からはChiselを使って論理回路を設計する際のメリットである回路のパラメタライズについての基本的な部分を紹介していきます。 Chisel…

2019-06-08

Chiselの文法 - 入門編〜その7：ChiselのBundle〜

Chisel Scala Verilog-HDL

前回の続きでChiselの文法入門編その7 今回はChiselにおける拡張型の続きとしてBundleについてを見ていきます Chisel入門編〜その7：Bundle〜 Bundleの宣言例で見るBundleの使い方 IOで使うBundle

2019-06-02

Chiselの文法 - 入門編〜その6：ChiselのVec〜

Chisel Verilog-HDL

前回の続きでChiselの文法入門編その6 今回はChiselにおける拡張型である`Vec`と`Bundle`の2つについてまとめて書こうを思ったのですが、思いの外膨らんだので、`Vec`メインにしました

2019-06-02

Chiselの文法 - 入門編〜その5：Chiselの制御構文〜

Chisel Verilog-HDL

前回の続きでChiselの文法入門編その5。 5回目はChiselの制御構文についてです。

2019-06-01

Chiselの文法 - 入門編〜その4：Chiselの演算子〜

Chisel Verilog-HDL

前回の続きでChiselの文法入門編その4。4回目はChiselの各演算子について。

2019-05-26

Chiselの文法 - 入門編〜その3：Chiselのハードウェアの要素〜

Chisel Verilog-HDL

前回の続きでChiselの文法入門編その3。前回の冒頭に書いたChiselにおける3つ目の要素であるChiselのハードウェアの要素について見ていきます。

2019-05-19

Chiselで簡単なRISC-Vを作った話

Chisel FPGA RISC-V SCR1 Ultra96 Verilog-HDL Vivado Zynq

今年のGWの自分宿題としてものすごく簡単なRISC-Vを作っていました。ツイッター見てる方はご覧になってたかもしれませんが、GW中に一応riscv-tests位ならPASSするものが出来ています。今回はその後にVivadoで合成してみた結果も取ることが出来たのでそれも…

2019-05-10

自分で作ったBundleでレジスタ作ったらハマった話

Chisel Verilog-HDL

今回は最近進めていたRISC-Vの実装の際にBundleの使い方でハマったのでそれについての話を Bundleのおさらい基本的な使い方 BundleのインスタンスでRegを作る本題：自分で作ったBundleでRegを作ったらハマったテストコードを作って確認 RTLはどうなってる…

2019-05-04

Chiselで3次元メモリっぽいのを作る

Chisel Verilog-HDL

今回もChiselのMemについての話。元ネタは自分の以下のツイート。因みにこの先は全部一緒でVecを入れ子にすれば、、、後はわかるな？？— diningyo (@diningyo) 2019年4月30日おそらくお察し頂けたとは思うが、3次元のメモリを作る場合についてまとめてお…

2019-05-02

Chiselで2次元メモリっぽいのを作る（2）

Chisel Verilog-HDL

令和になって最初の投稿。ほんとは昨日上げたかったんだけど。。いずれにしても読んでくれてる方は引き続きどうぞよろしくですm(_ _)m 前回の記事の終わりに以下のようなこと書いた。 MemBaseにマスク付きのライトタスクが用意されているので、ひょっとする…

2019-04-30

Chiselで2次元メモリっぽいのを作る（1）

Chisel SCR1 System Verilog Verilog-HDL

今回はふとChiselで2次元のメモリは作れるのか？？と思ったので試してみたのでそれをまとめてみようと思う Chiselで2次元のメモリ試してみたことその１～Mem in Mem～試してみたことその２～じゃあBundleでくるんでみよう～試してみたことその３～それな…

2019-04-27

ChiselのBundleをRegInitに渡すときに各フィールドを任意の値で初期化する方法（2）

Chisel Verilog-HDL

今日は昨日の続き。昨日はBundleをRegInitに渡すときにBundle内の各フィールドを任意の値で初期化する方法について考えた。目的の処理は出来ることは分かったのだが、記述がイマイチなので今日はそれを少し整えてみようと思う。

2019-04-26

ChiselのBundleをRegInitに渡すときに各フィールドを任意の値で初期化する方法（1）

Chisel Verilog-HDL

以前にBunldeで構造化したデータを使ってレジスタをインスタンスする方法を紹介したのだがその記事を書いたときにもう一つコレ出来たらいいなっと思いながら出来なかったことがあった。それは”Bundleを使ってレジスタ郡を作る際に、各フィールド毎に任意の…

2019-04-07

Chiselで算術右シフトをするにはどうすればいいかを調査した

Chisel Verilog-HDL

前回はChiselのBundleへのアクセスを簡単にする方法を紹介した。 www.tech-diningyo.info 今回はいま実装しているHWの処理の関係で算術右シフトが必要になった時に、どうすれば良いのか悩んだので、その話をまとめておく。 Chiselで算術右シフト Chiselでは…

2019-02-22

Chiselで設計したハードウェアをVerilogのRTLに変換する流れのまとめ

Chisel Verilog-HDL

前回のChiselの記事では`Bundle`を使ってオプションのIOポートをまとめて制御する方法を紹介した。最近Chisel周りの調査をいろいろやっているが、ChiselのコードをVerilogのRTLに変換する方法についてを簡単にまとめた日本語の記事が見当たらない気がしたの…

2019-02-17

ChiselのBundleとSomeを使ったデバッグ用インターフェースの作り方

Chisel Scala Verilog-HDL

前回のChiselの記事ではBundleの基本的な使い方についてをまとめたみた。 www.tech-diningyo.info 今回は前回まとめたBundleを使ってモジュールのIOポートをオプション化する方法についてをまとめておく。 ChiselでIOポートのオプション化するには？モジュ…

2019-01-06

chisel-templateを使ったオリジナルデザインの作成 - テンプレートへの組み込みからVCD波形ダンプまで

Chisel Verilog-HDL

前回のChiselの記事ではchisel-templateをIntellij IDEAのプロジェクトにしてChiselの開発環境を構築する方法についてを紹介した。 www.tech-diningyo.info 今回は前回の終わりに書いたとおり、構築したchisel-templateプロジェクトに自前のモジュールを追加…