ハードウェアの気になるあれこれ

技術的に興味のあることを調べて書いてくブログ。主にハードウェアがネタ。

Verilog-HDL

Chisel Bootcamp - Module3.1（5） - オプション付きのI/Oポート宣言

Chisel Scala Verilog-HDL

前回の記事ではChisel BootcampのModule3.1でScalaの文法である`Match`文の復習とそれをChiselに適用するとどうなるかということについてを見ていった。今日も引き続きModule3.1を見ていく。今日はオプション付きのIO宣言についてだ。

Chisel Bootcamp - Module3.1（3） - デフォルト引数とOptionクラス

Chisel Scala Verilog-HDL

前回の記事ではChisel BootcampのModule3.1のパラメタライズの２つ目の例について見ていった。今日も引き続きModule3.1を見ていく。今日はパラメタライズの際に指定できるオプションとデフォルト引数についてだ。

Chisel Bootcamp - Module3.1（2） - パラメータを使った論理の変更

Chisel Scala Verilog-HDL

前回の記事ではChisel BootcampのModule3.1に入り、パラメタライズとエラボレーション時のアサーションである`require`について勉強した。今日も引き続きModule3.1を見ていく。今日はModule2.3で扱ったsortモジュール、再びだ！！

Chisel Bootcamp - Module3.1（1） - パラメタライズを使ったジェネレータ

Chisel Scala Verilog-HDL

前回の記事ではChisel BootcampのModule2.5でFIRフィルタのジェネレータの実装について勉強した。 Module2.5の残りのトピックがあるのだが、一旦後回しにして今回からModule3.1に入っていく。 Module3からはジェネレータについてより深く学んでいくことにな…

Chisel Bootcamp - Module2.5 （2） - FIRフィルタ・ジェネレータ

Chisel Scala Verilog-HDL

前回の記事ではChisel BootcampのModule2.5の最初の練習問題であるChiselを使ったFIRフィルタの設計を行った。今回もMoudle2.5の続きで、前回のFIRフィルタを生成するジェネレータを作っていく。なお前回の終わりにも書いたし、こんなgithubのIssueも見つ…

Chisel Bootcamp - Module2.4 （3） - マルチクロック＆マルチリセット

Chisel Scala Verilog-HDL

前回の記事ではChisel BootcampのModule2.4で学んだレジスタを使ったフロー制御を学んだ。 www.tech-diningyo.info 今回はModule2.4の残りである練習問題に取り組んでいく。 Module 2.4: 順序回路練習問題練習問題：シフトレジスタ練習問題：パラメタライ…

Chisel Bootcamp - Module2.4 （2） - レジスタを使ったフロー制御

Chisel Scala Verilog-HDL

前回の記事ではChisel BootcampのModule2.4に入り、レジスタについてを学んだ。今回はレジスタを使ったフロー制御を見ていく。

Chisel Bootcamp - Module2.4 （1） - レジスタ

Chisel Scala Verilog-HDL

前回の記事でChisel BootcampのModule2.3の学習が全て終了した。今回は更に学習を進めてModule2.4に入っていく。いよいよ「順序回路」だ！

Chisel Bootcamp - Module2.3 （2） - フロー制御(Wire)

Chisel Scala Verilog-HDL

前回の記事でChisel BootcampのModule2.3に入りChisel`when`/`elsewhen`/`otherwise`について勉強した。今日からは引き続きModule2.3を進めていくが、今日扱うのChiselの`Wire`についてだ。

Chisel Bootcamp - Module2.3 （1） - フロー制御(when/elsewhen/otherwise)

Chisel Scala Verilog-HDL

前回の記事でChisel BootcampのModule2.2の組み合わせ回路の勉強が終わった。今日からはModule2.3に入っていく。タイトルは「フロー制御」だ。

Chisel Bootcamp - Module2.1 （3） - Verilog/FIRRTLの確認とprintfデバッグ

Chisel Scala Verilog-HDL

前回の記事ではChisel BootcampのModule2.1の大体の学習が終わったところだった。今回はModule2.1の最初のモジュールの残りを片付ける。内容的には主にデバッグの際にどうすればいいかというものだ。

Chisel Bootcamp - Module2.1 （2） - 最初のジェネレータ

Chisel Scala Verilog-HDL

前回の記事でChisel BootcampのModule2.1の最初のモジュールの作成が終わった。今回はModule2.1の最初のモジュールの２つ目の例からスタートしていく。いよいよChiselで作るジェネレータに関しての話題だ。

Chisel Bootcamp - Module 2.1（1） - 最初のモジュール

Chisel Scala Verilog-HDL

前回の記事でChisel BootcampのModule1がやっと終わった。徐ろに、題名につけてた”Chiselの勉強”を省いてスタート。ということで今日からはModule2に入っていよいよChiselを使ったHW設計について学んでいく。

RISC-Vの実装の１つ - SCR1の解析 - シミュレーション環境の疑問点の確認（１）

SCR1 Vivado Verilog-HDL System Verilog

前回のSCR1ネタ最後に以下のように書いた。ここまでに記載したようにとりあえず...の対策をいくつか施して動かした部分もあるし、実はこのシミュレーションも正常に終わってなかったりしているので、引き続きもう少しシミュレーション環境の調査を行ってい…