Chiselで簡単なRISC-Vを作った話

Chisel FPGA RISC-V SCR1 Ultra96 Verilog-HDL Vivado Zynq

今年のGWの自分宿題としてものすごく簡単なRISC-Vを作っていました。ツイッター見てる方はご覧になってたかもしれませんが、GW中に一応riscv-tests位ならPASSするものが出来ています。今回はその後にVivadoで合成してみた結果も取ることが出来たのでそれも…

2019-04-30

Chiselで2次元メモリっぽいのを作る（1）

Chisel SCR1 System Verilog Verilog-HDL

今回はふとChiselで2次元のメモリは作れるのか？？と思ったので試してみたのでそれをまとめてみようと思う Chiselで2次元のメモリ試してみたことその１～Mem in Mem～試してみたことその２～じゃあBundleでくるんでみよう～試してみたことその３～それな…

2018-11-26

Chisel Bootcamp - Module3.2（3） - N-tap版FIRフィルタ・ジェネレータの作成

Chisel SCR1 Verilog-HDL

前回の記事ではChisel BootcampはModule3.2にの続きでScalaのFIRフィルタのリファレンスモデルをテストし、確認したモデルをChiselのテスト回路に組み込んでいった。今回は作成したChiselモジュール用のテスト回路を使って4tap固定のFIRフィルタジェネレー…

2018-09-24

SCR1の解析 - ecall命令の処理とriscv-testsの終了条件の確認

RISC-V SCR1

昨日の記事の結びで以下のように書いた。 > ということは`ecall`命令がうまく処理されていないことになるが、そもそも`ecall`命令って何？？な状態なので次回は`ecall`命令の中身を把握するところからやっていきたい。 [https://www.tech-diningyo.info/entr…

2018-09-23

SCR1の解析 - riscv-tests処理内容の確認

RISC-V SCR1

昨日の記事でVivadoシミュレータ上で実行した[riscv-testsのaddiテスト](https://github.com/riscv/riscv-tests/blob/master/isa/rv64ui/addi.S)が正常に終了しない件についての調査を行い、テストベンチ上の`$finish`に辿り着く条件を満たしていないことが…

2018-09-22

RISC-Vの実装の１つ - SCR1の解析 - シミュレーション環境の疑問点の確認（２）

SCR1 RISC-V Vivado

前回のSCR1ネタではVivadoシミュレータを使用した際に`$readmemh`がうまく行かない問題を解析していった。今回はもうひとつ残っているシミュレーションが正常に終わらない問題について解析していく。

2018-09-17

RISC-Vの実装の１つ - SCR1の解析 - シミュレーション環境の疑問点の確認（１）

SCR1 Vivado Verilog-HDL System Verilog

前回のSCR1ネタ最後に以下のように書いた。ここまでに記載したようにとりあえず...の対策をいくつか施して動かした部分もあるし、実はこのシミュレーションも正常に終わってなかったりしているので、引き続きもう少しシミュレーション環境の調査を行ってい…

2018-09-05

RISC-Vの実装の１つ - SCR1の解析 - riscv-testsの実行

RISC-V SCR1 Vivado

前回のSCR1の記事ではriscv-toolsのビルドを行い、spikeを使ってRISC-Vのバイナリの実行が可能なことを確認した。 tech-diningyo.hatenablog.com 今回はビルドしたRISC-V用のtoolchainを使ってriscv-testsをSCR1向けにビルドしVivadoのシミュレータでシミュ…