ハードウェアの気になるあれこれ

技術的に興味のあることを調べて書いてくブログ。主にハードウェアがネタ。

2019-01-01から1年間の記事一覧

ChiselのArbiterのvalid/readyの調停テストコードが上手く作れなかった話

Chisel

今日の記事はChiselでテストを書いていた時に出くわしたトラブルとそれに対する修正について。回路自体は前回まで記事にしていたNICのArbiter部分のような調停回路。 トラブルと言ってもChiselのバグとかそういう話ではなく、自分の理解不足からくるもので、…

Chiselで作るNIC - （4）- トップモジュール

Chisel

前回に引き続きChiselで作るお試しNICの話。 最後はDecoder/ArbiterをインスタンスするTopブロックについて。 NICTop ソースコード パラメタライズ用のパラメータ IOポート Decoder/Arbiterのインスタンス 各モジュールの接続 テスト 動作波形

Chiselで作るNIC - （3）- Arbiter

Chisel

前回に引き続きChiselで作るお試しNICの話。 ３回目はArbiter部分について。 NICDecoder ソースコード IO部分 Arbiter 入力とArbiterの接続 テスト NICDecoderの動作時の波形 レジスタスライスなしの場合 レジスタスライスありの場合

Chiselで作るNIC - （2）- Decoder

Chisel

前回に引き続きChiselで作るお試しNICの話。 ２回目はDecoder部分について。 NICDecoder ソースコード IO部分 入力用のレジスタスライス 出力のvalidの選択 Queueのdeq.readyの制御 NICDecoderの動作時の波形

Chiselで作るNIC - （１）- 仕様について

ちょっとパラメタライズのやり方を検討したかったので、ものすごく簡単なデータ用のインターコネクト的なやつをChiselで書いてみたのでそれについてをまとめておく。 今回の記事は全体の仕様について。 NICの仕様 バスの仕様 パラメタライズについて ブロッ…

Rocket ChipのGeneratorのソースの解析メモ（３） - TestHarnessの中身

Chisel Rocket Chip

Rocket Chip環境の仕組み解析メモの垂れ流し記事。前回のgenerateFirrtlで実際にChiselのモジュールとして回路化されるTestHarnessを見ていく。 TestHarness dontTouchPorts tieOffInterrupts connectSimAXIMem connectSimAXIMMIO dut.l2_frontend_bus_axi4.…

Rocket ChipのGeneratorのソースの解析メモ（２） - generateFirrtlを追ってみる

Chisel Rocket Chip

Rocket Chip環境の仕組み解析メモの垂れ流し記事。前回見ていったGeneratorの中のgenerateFirrtlを見ていくのが良さそうだったので、今回からはそれを少しずつ見ていく。 generateFirrtl トレイト"GeneratorApp"の挙動 elaborateの処理

Rocket ChipのGeneratorのソースの解析メモ（１）

Rocket Chip Chisel

Rocket Chip環境の仕組み解析メモの垂れ流し記事。とりあえずRTL生成時のざっくりした流れを追ったメモを元に少しだけ手直し。 Rocket ChipのRTL生成フロー（全体の流れ） src/main/system/Generator.scala オブジェクトの宣言 テストスイートの構築メソッド…

Chiselのハードウェアを型のインスタンスに変換（chiselTypeOf）

Chisel

Chiselのutil以下に存在するモジュールに自分のモジュールのIOを接続しようとした時に遭遇したエラーとその解決法であるchiselTypeOfについて簡単にまとめておく。

Mux内でVecの要素を選択しようとして遭遇したエラーについて

Chisel

今日はとあるモジュールの実装中にVecの取り扱いで遭遇したエラーとその解決方法について簡単にまとめておく。

chisel3.utilに入ってるアービターの再調査(Arbiter/RRArbiter/LockingArbiter/LockingRRArbiter)

Chisel

今日はChiselのutilに入っているArbiterについてを再度調べてみたのでその内容をまとめようと思う。 ChiselのArbiter utilに入っているArbiterについて テスト対象のアービター・モジュール 動作を確認する Arbiterの波形 RRArbiterの波形 LockingArbiterの…

Chiselの便利なアノテーション@chiselNameを試してみた

Chisel

今日はあるのは知ってたけど、まだ試せてなかったChiselの機能をやっと試せたのでその機能についてご紹介をば。 Chiselのアノテーション@chiselName 使い方 効果をRTLで確認

Chiselのutil.Queueの使い方の再確認

Chisel

今日はChiselのutilに入っているQueueについてを再度調べてみたのでその内容をまとめようと思う。

IntelliJ IDEA上でRocket Chipのエミュレータをビルドする

Chisel Rocket Chip sbt

前回に引き続きRocket Chipについて。 通常の手順だとソース追いづらいので、InteliJ IDAE上に環境を構築してデバッガ使ってトレースをするための環境を整えていきます。

Rocket Chipの環境構築

Rocket Chip Chisel

最近Chiselもそれなりに扱えるようになってきたので、もう少し深く突っ込むべくRocket Chipの解析を進めています。 なので、これからしばらくはRocket Chipのコード読み進めた際のメモを垂れ流しにしていくつもりです。 今回はその前段階の準備としてRocket …

Chiselの文法 - 入門編 〜その10：Chiselのテスト機構〜

Chisel Scala Verilog-HDL

Chiselの文法入門の続きで今回は第10回目＆最後 前回の終わりに書いたとおり、Chiselのテストの仕組みについてを解説します。 Chisel入門編〜その10：Chiselのテスト機構〜 PeekPokeTesterを使ったテスト用クラスの作成 PeekPokeTesterのテスト用メソッド Dr…

Chiselの文法 - 入門編 〜その9：I/Oポートのパラメタライズ〜

Chisel Scala System Verilog

Chiselの文法入門の続きで今回は第9回目 前回の終わりに書いたとおり、I/Oポートのパラメタライズについて とは言いながら、I/O以外の例も示そうと思います。 Chisel入門編〜その9：回路のI/Oポートのパラメタライズ〜 I/Oのパラメタライズ パラメタライズし…

Chiselの文法 - 入門編 〜その8：回路のビット幅のパラメタライズとrequire〜

Chisel Scala Verilog-HDL System Verilog

Chiselの文法入門の続きで今回は第8回目 前回までの記事でChiselの基本的な要素についての解説を一通り終えました。 今回からはChiselを使って論理回路を設計する際のメリットである回路のパラメタライズについての基本的な部分を紹介していきます。 Chisel…

Chiselの文法 - 入門編 〜その7：ChiselのBundle〜

Chisel Scala Verilog-HDL

前回の続きでChiselの文法入門編その7 今回はChiselにおける拡張型の続きとしてBundleについてを見ていきます Chisel入門編〜その7：Bundle〜 Bundleの宣言 例で見るBundleの使い方 IOで使うBundle

Chiselの文法 - 入門編 〜その6：ChiselのVec〜

Chisel Verilog-HDL

前回の続きでChiselの文法入門編その6 今回はChiselにおける拡張型である`Vec`と`Bundle`の2つについてまとめて書こうを思ったのですが、思いの外膨らんだので、`Vec`メインにしました

Chiselの文法 - 入門編 〜その5：Chiselの制御構文〜

Chisel Verilog-HDL

前回の続きでChiselの文法入門編その5。 5回目はChiselの制御構文についてです。

Chiselの文法 - 入門編 〜その4：Chiselの演算子〜

Chisel Verilog-HDL

前回の続きでChiselの文法入門編その4。4回目はChiselの各演算子について。

Chiselの文法 - 入門編〜その3：Chiselのハードウェアの要素〜

Chisel Verilog-HDL

前回の続きでChiselの文法入門編その3。 前回の冒頭に書いたChiselにおける3つ目の要素であるChiselのハードウェアの要素について見ていきます。

Chiselの文法 - 入門編〜その2：Scala/Chiselの基本的なデータ型〜

Chisel Scala

前回の続きでChiselの文法入門編その２ 自分の理解ではChiselでハードウェアを実装する場合に、以下の３つの要素についての区別を理解する必要があると思っています。 1. Scalaの型 1. Chiselの型 1. Ciiselのハードウェアの要素 これは言い換えると、以下の…

Chiselの文法 - 入門編〜その１:モジュールの定義とエラボレート〜

Chisel

前回はGW中に作ったRISC-Vの紹介をしてみましたが、その記事ではそのRISC-Vプロセッサの概要と作った所感についてをまとめただけでした。 まず最初の目標としていたのがこの取り組みだったため、ひとまず最初の目標は達成したというところ言う感じです。 そ…

Chiselで簡単なRISC-Vを作った話

Chisel FPGA RISC-V SCR1 Ultra96 Verilog-HDL Vivado Zynq

今年のGWの自分宿題としてものすごく簡単なRISC-Vを作っていました。 ツイッター見てる方はご覧になってたかもしれませんが、GW中に一応riscv-tests位ならPASSするものが出来ています。 今回はその後にVivadoで合成してみた結果も取ることが出来たのでそれも…

C言語のstrtok関数でSEGVが起きてハマった話

C

唐突にC言語のネタ というのも最終的にCで書くことになるから、最初からCで書いとくか、、、、と言う話になって、そこでハマったから(T_T) C言語力が足りない(T_T)

自分で作ったBundleでレジスタ作ったらハマった話

Chisel Verilog-HDL

今回は最近進めていたRISC-Vの実装の際にBundleの使い方でハマったのでそれについての話を Bundleのおさらい 基本的な使い方 BundleのインスタンスでRegを作る 本題：自分で作ったBundleでRegを作ったらハマった テストコードを作って確認 RTLはどうなってる…

Chiselで3次元メモリっぽいのを作る

Chisel Verilog-HDL

今回もChiselのMemについての話。 元ネタは自分の以下のツイート。 因みにこの先は全部一緒でVecを入れ子にすれば、、、後はわかるな？？— diningyo (@diningyo) 2019年4月30日 おそらくお察し頂けたとは思うが、3次元のメモリを作る場合についてまとめてお…

Chiselで2次元メモリっぽいのを作る（2）

Chisel Verilog-HDL

令和になって最初の投稿。ほんとは昨日上げたかったんだけど。。 いずれにしても読んでくれてる方は引き続きどうぞよろしくですm(_ _)m 前回の記事の終わりに以下のようなこと書いた。 MemBaseにマスク付きのライトタスクが用意されているので、ひょっとする…